文献
J-GLOBAL ID:201802260657575053
整理番号:18A0195669
二重Vdd CGRAsのためのループの低電力マッピング最適化【Powered by NICT】
Low power mapping optimization of loops for dual-Vdd CGRAs
著者 (2件):
Yuan Kaijian
(National Digital Switching System Engineering & Technological Research Center, Zhengzhou 450002, China)
,
Zhang Xingming
(National Digital Switching System Engineering & Technological Research Center, Zhengzhou 450002, China)
資料名:
IEEE Conference Proceedings
(IEEE Conference Proceedings)
巻:
2017
号:
ASICON
ページ:
682-685
発行年:
2017年
JST資料番号:
W2441A
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)