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文献
J-GLOBAL ID：201802263383424820
整理番号：18A0860829
65nm FDSOIプロセスにおける積層構造を持つラッチにより評価したNMOSおよびPMOSトランジスタのソフトエラーに対する感度【JST・京大機械翻訳】
Sensitivity to soft errors of NMOS and PMOS transistors evaluated by latches with stacking structures in a 65 nm FDSOI process
Yamada Kodai
(Kyoto Insititute of Technology, Graduate School of Science & Technology, Kyoto Insititute of Technology, Kyoto, Japan)
,
Maruoka Haruki
(Kyoto Insititute of Technology, Graduate School of Science & Technology, Kyoto Insititute of Technology, Kyoto, Japan)
,
Furuta Jun
(Kyoto Insititute of Technology, Graduate School of Science & Technology, Kyoto Insititute of Technology, Kyoto, Japan)
,
Kobayashi Kazutoshi
(Kyoto Insititute of Technology, Graduate School of Science & Technology, Kyoto Insititute of Technology, Kyoto, Japan)
資料名：
IEEE Conference Proceedings
(IEEE Conference Proceedings)
巻： 2018 号： IRPS ページ： P-SE.3-1-P-SE.3-5 発行年： 2018年
JST資料番号： W2441A 資料種別： 会議録 (C)
記事区分： 原著論文 発行国： アメリカ合衆国 (USA) 言語： 英語 (EN)
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