文献
J-GLOBAL ID:201802277207676519
整理番号:18A0824765
単一事象アップセットの最小化のためのトランジスタ群間の間隔を持つCMOS RS論理素子の設計とシミュレーション【JST・京大機械翻訳】
Design and simulation of the CMOS RS logical elements with spacing between transistor groups for minimization of single-event upsets
著者 (2件):
Katunin Yuri V.
(Scientific Research Institute of System Analysis, Russian Academy of Sciences, Nakhimovsky pr. 36-1, 117218 Moscow, Russia)
,
Stenin Vladimir Ya.
(National Research Nuclear University MEPhI (Moscow Engineering Physics Institute), Kashirskoe sh. 31, 115409 Moscow, Russia)
資料名:
IEEE Conference Proceedings
(IEEE Conference Proceedings)
巻:
2018
号:
MWENT
ページ:
1-4
発行年:
2018年
JST資料番号:
W2441A
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)