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文献
J-GLOBAL ID：201802281065164621
整理番号：18A1044349
スルーチップインタフェイスを用いた3次集積によるスケーラブルなディープニューラルネットワーク加速器コア【JST・京大機械翻訳】
Scalable deep neural network accelerator cores with cubic integration using through chip interface
Sakamoto Ryuichi
(Graduate School of Information Science and Technology, The University of Tokyo, Bunkyo-ku, Japan)
,
Takata Ryo
(Graduate School of Information Science and Technology, The University of Tokyo, Bunkyo-ku, Japan)
,
Ishii Jun
(Graduate School of Information Science and Technology, The University of Tokyo, Bunkyo-ku, Japan)
,
Kondo Masaaki
(Graduate School of Information Science and Technology, The University of Tokyo, Bunkyo-ku, Japan)
,
Nakamura Hiroshi
(Graduate School of Information Science and Technology, The University of Tokyo, Bunkyo-ku, Japan)
,
Ohkubo Tetsui
(Department of Information and Computer Science, Keio University, Yokohama, Japan)
,
Kojima Takuya
(Department of Information and Computer Science, Keio University, Yokohama, Japan)
,
Amano Hideharu
(Department of Information and Computer Science, Keio University, Yokohama, Japan)
資料名：
IEEE Conference Proceedings
(IEEE Conference Proceedings)
巻： 2017 号： ISOCC ページ： 155-156 発行年： 2017年
JST資料番号： W2441A 資料種別： 会議録 (C)
記事区分： 原著論文 発行国： アメリカ合衆国 (USA) 言語： 英語 (EN)
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