文献
J-GLOBAL ID:201802284947375669
整理番号:18A2029051
保護性能解析プラットフォームのハードウェアインザループ検証【JST・京大機械翻訳】
Hardware-in-the-Loop Validation of a Protection Performance Analysis Platform
著者 (8件):
Reis R.
(Federal University of Campina Grande (UFCG)., Campina Grande, PB. Brazil)
,
Nascimento J.
(Federal University of Campina Grande (UFCG)., Campina Grande, PB. Brazil)
,
Costa C.
(Federal University of Campina Grande (UFCG)., Campina Grande, PB. Brazil)
,
Barros D.
(Federal University of Campina Grande (UFCG)., Campina Grande, PB. Brazil)
,
Lopes F. V.
(University of Brasi ́lia (UnB)., Brasi ́lia, DF. Brazil)
,
Neves W.
(Federal University of Campina Grande (UFCG)., Campina Grande, PB. Brazil)
,
Brito N.
(Federal University of Campina Grande (UFCG)., Campina Grande, PB. Brazil)
,
Moraes S.
(Sao Francisco’s Hydroelectric Company (CHESF)., Teresina, PI. Brazil)
資料名:
IEEE Conference Proceedings
(IEEE Conference Proceedings)
巻:
2018
号:
T&D-LA
ページ:
1-5
発行年:
2018年
JST資料番号:
W2441A
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)