文献
J-GLOBAL ID:201902267492537729
整理番号:19A0309639
デバイス回路アーキテクチャ共最適化のためのバイアスイッチFPGAの性能モデリング【JST・京大機械翻訳】
Performance Modeling of VIA-Switch FPGA for Device-Circuit-Architecture Co-Optimization
著者 (3件):
Higuchi Tatsuhiro
(Kyoto University, Graduate School of Informatics, Yoshida-honmachi, Sakyo-ku, Kyoto, 606-8501, JAPAN)
,
Ishihara Tohru
(Kyoto University, Graduate School of Informatics, Yoshida-honmachi, Sakyo-ku, Kyoto, 606-8501, JAPAN)
,
Onodera Hidetoshi
(Kyoto University, Graduate School of Informatics, Yoshida-honmachi, Sakyo-ku, Kyoto, 606-8501, JAPAN)
資料名:
IEEE Conference Proceedings
(IEEE Conference Proceedings)
巻:
2018
号:
SOCC
ページ:
112-117
発行年:
2018年
JST資料番号:
W2441A
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)