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J-GLOBAL ID：202002222914342808 整理番号：20A2320994

論理検証のための時分割多重化ベースシステムレベルFPGAルーティング【JST・京大機械翻訳】

Time-Division Multiplexing Based System-Level FPGA Routing for Logic Verification*

著者 (7件)：

Zou Peng

(Fudan University,State Key Lab of ASIC & System,Shanghai,China,200433)

Lin Zhifeng

(Fuzhou University,College of Mathematics and Computer Science,Fuzhou,China,350108)

Shi Xiao

(University of California,Electrical and Computer Engineering Department,Los Angeles,CA,USA)

Wu Yingjie

(Fuzhou University,College of Mathematics and Computer Science,Fuzhou,China,350108)

Chen Jianli

(Fudan University,State Key Lab of ASIC & System,Shanghai,China,200433)

Yu Jun

(Fudan University,State Key Lab of ASIC & System,Shanghai,China,200433)

Chang Yao-Wen

(National Taiwan University,Graduate Institute of Electronics Engineering,Taipei,Taiwan,10617)

資料名：

IEEE Conference Proceedings (IEEE Conference Proceedings)

巻： 2020 号： DAC ページ： 1-6 発行年： 2020年
JST資料番号： W2441A 資料種別：会議録 (C)
記事区分：原著論文発行国：アメリカ合衆国 (USA) 言語：英語 (EN)

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