文献
J-GLOBAL ID:202002250436726153
整理番号:20A0862755
並列プレフィックス加算を用いた十進加算器の効率的実装【JST・京大機械翻訳】
An Efficient Implementation of Decimal Adder Using Parallel Prefix Addition
著者 (4件):
N Radha
(K. Ramakrishnan College of Engineering,Department of ECE,Trichy,Tamil Nadu,India)
,
Ajeeth M.
(K. Ramakrishnan College of Engineering,Department of ECE,Trichy,Tamil Nadu,India)
,
Akash S.
(K. Ramakrishnan College of Engineering,Department of ECE,Trichy,Tamil Nadu,India)
,
Muralikrishnan P.
(K. Ramakrishnan College of Engineering,Department of ECE,Trichy,Tamil Nadu,India)
資料名:
IEEE Conference Proceedings
(IEEE Conference Proceedings)
巻:
2019
号:
I-SMAC
ページ:
587-591
発行年:
2019年
JST資料番号:
W2441A
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)