文献
J-GLOBAL ID:202002256335396964
整理番号:20A0517787
ゲートレベルのパイプラインを備えた8ビット並列SFQマイクロプロセッサのデータパスの設計
Design of Datapath for 8-bit Parallel SFQ Microprocessor with Gate-Level Pipelines
著者 (7件):
KASHIMA Ryota
(Nagoya Univ., Nagoya, JPN)
,
NAGAOKA Ikki
(Nagoya Univ., Nagoya, JPN)
,
TANAKA Masamitsu
(Nagoya Univ., Nagoya, JPN)
,
SANO Kyosuke
(Nagoya Univ., Nagoya, JPN)
,
YAMASHITA Taro
(Nagoya Univ., Nagoya, JPN)
,
YAMASHITA Taro
(JST-PRESTO, Kawaguchi, JPN)
,
FUJIMAKI Akira
(Nagoya Univ., Nagoya, JPN)
資料名:
電子情報通信学会技術研究報告
(IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻:
119
号:
369(SCE2019 30-75)
ページ:
5-9
発行年:
2020年01月09日
JST資料番号:
S0532B
ISSN:
0913-5685
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
日本 (JPN)
言語:
英語 (EN)