文献
J-GLOBAL ID:202002267763202958
整理番号:20A0904627
110nm SOC/MCUにおけるRESUME待機を備えた埋込みSRAMのための費用効果の良いテストスクリーニング回路【JST・京大機械翻訳】
A Cost Effective Test Screening Circuit for embedded SRAM with Resume Standby on 110-nm SoC/MCU
著者 (9件):
Yokoyama Yoshisato
(Renesas Electronics Corporation,Tokyo,Japan)
,
Goto Kenji
(Renesas Electronics Corporation,Tokyo,Japan)
,
Miura Tomohiro
(Renesas Electronics Corporation,Tokyo,Japan)
,
Ouchi Yukari
(Renesas Electronics Corporation,Tokyo,Japan)
,
Nakamura Daisuke
(Renesas Electronics Corporation,Tokyo,Japan)
,
Ishikawa Jiro
(Renesas Electronics Corporation,Tokyo,Japan)
,
Nagata Shunya
(Renesas Electronics Corporation,Tokyo,Japan)
,
Tsujihashi Yoshiki
(Renesas Electronics Corporation,Tokyo,Japan)
,
Ishii Yuichiro
(Renesas Electronics Corporation,Tokyo,Japan)
資料名:
IEEE Conference Proceedings
(IEEE Conference Proceedings)
巻:
2019
号:
A-SSCC
ページ:
17-20
発行年:
2019年
JST資料番号:
W2441A
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)