文献
J-GLOBAL ID:202002270620948981
整理番号:20A0220412
二値ニューラルネットワークを加速するためのPVTロバストなカスタム化4T埋込みDRAMセルアレイ【JST・京大機械翻訳】
A PVT-robust Customized 4T Embedded DRAM Cell Array for Accelerating Binary Neural Networks
著者 (4件):
Shin Hyein
(School of Electrical Engineering, KAIST,Daejeon,South Korea)
,
Sim Jaehyeong
(School of Electrical Engineering, KAIST,Daejeon,South Korea)
,
Lee Daewoong
(School of Electrical Engineering, KAIST,Daejeon,South Korea)
,
Kim Lee-Sup
(School of Electrical Engineering, KAIST,Daejeon,South Korea)
資料名:
IEEE Conference Proceedings
(IEEE Conference Proceedings)
巻:
2019
号:
ICCAD
ページ:
1-8
発行年:
2019年
JST資料番号:
W2441A
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)