文献
J-GLOBAL ID:202102285024756693
整理番号:21A0564160
チップアーキテクチャ上の三次元ネットワークの効率的設計のためのトポロジー探索【JST・京大機械翻訳】
Topological exploration for the efficient design of three-dimensional Network on Chip architectures
著者 (2件):
Naddunoori Malathi
(Reva University,Bangalore,India,560064)
,
M Devanathan.
(Reva University,Bangalore,India,560064)
資料名:
IEEE Conference Proceedings
(IEEE Conference Proceedings)
巻:
2020
号:
ICAECC
ページ:
1-7
発行年:
2020年
JST資料番号:
W2441A
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)