文献
J-GLOBAL ID:202102299811587326
整理番号:21A1957592
32nm CMOSの0,6,および12dBバックオフにおける効率ピーキングによる変圧器結合ディジタルPA【JST・京大機械翻訳】
Transformer-Combining Digital PA with Efficiency Peaking at 0, -6, and -12 dB Backoff in 32nm CMOS
著者 (6件):
Seddighrad Parmoon
(Intel, Hillsboro, OR)
,
Palaskas Yorgos
(Intel, Hillsboro, OR)
,
Xu Hongtao
(Intel, Hillsboro, OR; Fudan University)
,
Madoglio Paolo
(Intel, Hillsboro, OR)
,
Chandarshekar Kailash
(Intel, Hillsboro, OR)
,
Allstot David J.
(Oregon State University)
資料名:
IEEE Conference Proceedings
(IEEE Conference Proceedings)
巻:
2020
号:
ISCAS
ページ:
1-4
発行年:
2020年
JST資料番号:
W2441A
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)