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文献
J-GLOBAL ID：202202220214774255
整理番号：22A1164916
1ビットハイブリッドフル加算器を用いた性能強化のためのキャリールックアヘッド加算器の設計【JST・京大機械翻訳】
Designing Carry Look Ahead Adder to Enrich Performance using One Bit Hybrid Full Adder
Ravula Meghana Rao
(Vardhaman College of Engineering,Department of Electronics and Communication Engineering,Hyderabad,Telangana)
,
Potharaju Abhishek
(Vardhaman College of Engineering,Department of Electronics and Communication Engineering,Hyderabad,Telangana)
,
Vidyadhar R Phani
(Vardhaman College of Engineering,Department of Electronics and Communication Engineering,Hyderabad,Telangana)
資料名：
IEEE Conference Proceedings
(IEEE Conference Proceedings)
巻： 2022 号： ICEARS ページ： 86-89 発行年： 2022年
JST資料番号： W2441A 資料種別： 会議録 (C)
記事区分： 原著論文 発行国： アメリカ合衆国 (USA) 言語： 英語 (EN)
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