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文献
J-GLOBAL ID：202202231117594514
整理番号：22A0802926
180nm CMOSにおける前景較正ベース6ps分解能フラッシュTDCによる1μsロッキング時間デュアルループADPLL【JST・京大機械翻訳】
A 1 μs Locking Time Dual Loop ADPLL with Foreground Calibration-Based 6 ps Resolution Flash TDC in 180 nm CMOS
Sahani Jagdeep Kaur
(ECED, Thapar Institute of Engineering and Technology, Patiala, India)
,
Singh Anil
(ECED, Thapar Institute of Engineering and Technology, Patiala, India)
,
Agarwal Alpana
(ECED, Thapar Institute of Engineering and Technology, Patiala, India)
資料名：
Circuits, Systems, and Signal Processing
(Circuits, Systems, and Signal Processing)
巻： 41 号： 3 ページ： 1299-1323 発行年： 2022年
JST資料番号： H0430B ISSN： 0278-081X 資料種別： 逐次刊行物 (A)
記事区分： 原著論文 発行国： ドイツ (DEU) 言語： 英語 (EN)
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