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文献
J-GLOBAL ID：202202270339191541
整理番号：22A0959679
自己バイアス電源雑音補償リングDCOによるDDR5レジスタリングクロックドライバ用の1.05~3.2GHz全ディジタルPLL【JST・京大機械翻訳】
A 1.05-to-3.2 GHz All-Digital PLL for DDR5 Registering Clock Driver With a Self-Biased Supply-Noise-Compensating Ring DCO
Song Yeonggeun
(Department of Electrical and Computer Engineering and the Inter-University Semiconductor Research Center, College of Engineering, Seoul National University, Seoul, South Korea)
,
Ko Han-Gon
(ONE Semiconductor, Suwon, South Korea)
,
Kim Changhyun
(ONE Semiconductor, Suwon, South Korea)
,
Jeong Deog-Kyoon
(Department of Electrical and Computer Engineering and the Inter-University Semiconductor Research Center, College of Engineering, Seoul National University, Seoul, South Korea)
資料名：
IEEE Transactions on Circuits and Systems 2: Express Briefs
(IEEE Transactions on Circuits and Systems 2: Express Briefs)
巻： 69 号： 3 ページ： 759-763 発行年： 2022年
JST資料番号： W0347A ISSN： 1549-7747 CODEN： ITCSFK 資料種別： 逐次刊行物 (A)
記事区分： 原著論文 発行国： アメリカ合衆国 (USA) 言語： 英語 (EN)
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