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J-GLOBAL ID：200902155049890791   整理番号：98A0027509

新しいSi選択成長法によるせり上げサリサイド構造0.1μm CMOS

A High-Performance 0.1.MU.m CMOS With Elevated Salicide Using Novel Si-SEG Process.

著者 (6件)： 若林整 (NEC) ,  山本豊二 (NEC) ,  辰巳徹 (NEC) ,  徳永賢一 (NEC ULSIデバイス開研) ,  田村貴央 (NEC ULSIデバイス開研) ,  最上徹 (NEC)
資料名： 応用物理学会学術講演会講演予稿集  (Extended Abstracts. Annual Meeting. Japan Society of Applied Physics)
巻： 58th  号： 2  ページ： 798  発行年： 1997年10月 
JST資料番号： Y0055A  資料種別： 会議録 (C)
発行国： 日本 (JPN)  言語： 日本語 (JA)

タイトルに関連する用語 (4件)： Si ,  選択成長 ,  せり上げ ,  CMOS