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J-GLOBAL ID：200902211236955314   整理番号：08A0199266

ダマシンゲートプロセスを用いたtop-cutデュアルストレスライナーを有する高性能Metal/High-k Gate MOSFET

Extreme High-Performance n- and p-MOSFETs Boosted by Dual-Metal/High-k Gate Damascene Process using Top-Cut Dual Stress Liners on (100) Substrates

著者 (26件)： 黛哲 (ソニー) ,  WANG J. (ソニー) ,  山川真弥 (ソニー) ,  舘下八州志 (ソニー) ,  平野智之 (ソニー) ,  中田征志 (ソニー) ,  山口晋平 (ソニー) ,  山本雄一 (ソニー) ,  宮波勇樹 (ソニー) ,  押山到 (ソニー) ,  田中和樹 (ソニー) ,  田井香織 (ソニー) ,  小川浩二 (ソニー) ,  釘宮克尚 (ソニー) ,  長濱嘉彦 (ソニー) ,  萩本賢哉 (ソニー) ,  山本亮 (ソニー) ,  神田さおり (ソニー) ,  長野香 (ソニー) ,  若林整 (ソニー) ,  田川幸雄 (ソニー) ,  塚本雅則 (ソニー) ,  岩元勇人 (ソニー) ,  斎藤正樹 (ソニー) ,  門村新吾 (ソニー) ,  長島直樹 (ソニー)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 107  号： 455(SDM2007 238-247)  ページ： 21-24  発行年： 2008年01月17日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： Top-cutデュアルストレスライナーとダマシンゲート構造の...

シソーラス用語： *半導体プロセス ,...
準シソーラス用語： ストレスライナ ,...

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分類 (1件)： トランジスタ  (NC03070N)

引用文献 (12件)：

• TATESHITA, Y. IEDM Tech. Dig., 2006. 2006, 63
• ANDO, T. VLSI-TSA, 2007. 2007, 46
• TAI, K. ESSDERC, 2006. 2006, 121
• MISTRY, K. VLSI Tech., 2004. 2004, 50
• PIDIN, S. IEDM Tech. Dig., 2004. 2004, 213

タイトルに関連する用語 (2件)： 高性能 ,  MOSFET