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J-GLOBAL ID：200902282059509079   整理番号：07A0337853

短チャネル効果と特性変動の抑制を考慮したナノスケールMOSFETのデバイス設計

Device Design of Nanoscale MOSFETs Considering the Suppression of Short Channel Effects and Characteristics Variations

著者 (4件)： HIRAMOTO Toshiro (Univ. Tokyo, Tokyo, JPN) ,  NAGUMO Toshiharu (Univ. Tokyo, Tokyo, JPN) ,  OHTOU Tetsu (Univ. Tokyo, Tokyo, JPN) ,  YOKOYAMA Kouki (Univ. Tokyo, Tokyo, JPN)
資料名： IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers))
巻： E90-C  号： 4  ページ： 836-841  発行年： 2007年04月01日 
JST資料番号： L1370A  ISSN： 0916-8524  資料種別： 逐次刊行物 (A)
記事区分： 解説  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 将来におけるナノスケールMOSFETのデバイス設計を概観する...

シソーラス用語： SOI構造 ,...

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分類 (1件)： トランジスタ  (NC03070N)

引用文献 (15件)：

• International Technology Roadmap of Semiconductors (ITRS). http://public.itrs.net/
• GHANI, T. A 90 nm high volume manufacturing logic technology featuring novel 45 nm gate length strained silicon CMOS transistors. Technical Digests of International Electron Devices Meeting (IEDM), 2003. 2003, 978-980
• TAKAGI, S. Channel structure design, fabrication and carrier transport properties of strained-Si/SiGe-on-insulator (strained-SOI) MOSFETs. Technical Digests of International Electron Devices Meeting (IEDM), 2003. 2003, 57-60
• TEZUKA, T. A new strained-SOI/GOI dual CMOS technology based on local condensation technique. Technical Digests of VLSI Technology Symposium, 2005. 2005, 80-81
• DATTA, S. 85 nm gate length enhancement and depletion mode InSb quantum well transistors for ultra high speed and very low power digital logic applications. Technical Digests of International Electron Devices Meeting (IEDM), 2005. 2005, 783-786

タイトルに関連する用語 (4件)： 短チャネル効果 ,  ナノスケール ,  MOSFET ,  デバイス設計