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J-GLOBAL ID：200902295058493920   整理番号：06A0764928

トランジスタと配線構造のばらつきを考慮した遅延時間のワーストケース解析

Worst delay analysis considering the variability of transistors and interconnects

著者 (3件)： 福岡孝之 (京大) ,  土谷亮 (京大) ,  小野寺秀俊 (京大)
資料名： 情報処理学会シンポジウム論文集  (情報処理学会ワークショップ論文集)
巻： 2006  号： 7  ページ： 13-18  発行年： 2006年07月12日 
JST資料番号： Y0978B  ISSN： 1344-0640  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 本稿ではトランジスタと配線構造がばらついたときの遅延時間の最...

シソーラス用語： *トランジスタ ,...
準シソーラス用語： ナノメータプロセス ,...

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分類 (2件)： トランジスタ  (NC03070N) ,  CAD,CAM  (JE10000A)

タイトルに関連する用語 (5件)： トランジスタ ,  配線構造 ,  ばらつき ,  遅延時間 ,  解析