特許
J-GLOBAL ID：200903018168549891
ヘテロ接合トランジスタ
発明者：
出願人/特許権者：
代理人 (1件)：
小林 将高
公報種別：公開公報
出願番号（国際出願番号）：特願平4-148904
公開番号（公開出願番号）：特開平5-326546
出願日： 1992年05月18日
公開日（公表日）： 1993年12月10日
要約：
【要約】【目的】 トランジスタの耐圧を向上させるためにコレクタにワイドギャップの半導体を用いるにあたって、界面に4元の半導体の組成変化層やスペーサ層を用いないヘテロ接合トランジスタを提供する。【構成】 半導体基板11上に、n型でGau In1-u Pv As1-v のコレクタ用半導体層13と、p型でGax In1-x Asy Sb1-y の第1ベース用半導体層14-1と、p+ 型でIn0.53Ga0.47Asの第2ベース用半導体層14-2と、n型で、かつ第2ベース用半導体層14-2に比べ広いエネルギーバンドギャップを有するGaw In1-w Pz As1-z のエミッタ用半導体層15とが積層されていることを特徴としている。
請求項（抜粋）：
半導体基板上に、n型でGau In1-u Pv As1-v (ただし、0≦u≦1,0≦v≦1)のコレクタ用半導体層と、p型でGax In1-xAsy Sb1-y (ただし、0≦x≦1,0≦y≦1)の第1ベース用半導体層と、p型でGak In1-k Pl As1-l (ただし、0≦k≦1,0≦1≦1)またはAlm Gan In1-m-n As(ただし、0≦m≦1,0≦n≦1)第2のベース用半導体層と、n型で、かつ前記第2ベース用半導体層に比べ広いエネルギーバンドギャップを有するGaw In1-w Pz As1-z (ただし、0≦w≦1,0≦z≦1)のエミッタ用半導体層とが積層されていることを特徴とするヘテロ接合トランジスタ。
IPC (3件)：
H01L 21/331
, H01L 29/73
, H01L 29/205
