特許

J-GLOBAL ID：200903094976890833

電界効果型トランジスタ用の基板、電界効果型トランジスタ及びその製造方法

発明者： 黄 俐昭 ,  田中 克彦 ,  山上 滋春 ,  寺島 浩一 ,  若林 整 ,  竹内 潔 ,  田中 聖康 ,  野村 昌弘 ,  武田 晃一
出願人/特許権者： 日本電気株式会社
代理人 (3件)： 宮崎 昭夫 ,  石橋 政幸 ,  緒方 雅昭
公報種別：再公表公報
出願番号（国際出願番号）：JP2005013021
公開番号（公開出願番号）：WO2006-011369
出願日： 2005年07月14日
公開日（公表日）： 2006年02月02日
要約：

オフ電流や寄生容量のばらつきが少ないπゲートFinFETの構造、製造方法を提供する。また、オフ電流抑制能力をより強く発揮させることできるよう、素子の構造を改良する。 第1絶縁膜と半導体領域が、基体平面に対して上方に突起するように設けられ、ゲート電極と、ゲート絶縁膜と、ソース/ドレイン領域とを有し、半導体領域の少なくとも側面にチャネルが形成される電界効果型トランジスタであって、第1絶縁膜は、所定条件でのエッチングに対して、少なくとも第1絶縁膜の最下層よりもエッチングレートが低い材料からなるエッチストッパ層上に設けられていることを特徴とする電界効果型トランジスタ。

請求項（抜粋）：

1層以上からなる第1絶縁膜と、該第1絶縁膜上に設けられた半導体領域が、基体平面に対して上方に突起するように設けられ、 該半導体領域の上部から該半導体領域及び第1絶縁膜を跨ぐように設けられたゲート電極と、該ゲート電極と半導体領域の少なくとも側面の間に設けられたゲート絶縁膜と、該ゲート電極を挟むように半導体領域内に設けられたソース/ドレイン領域とを有し、該半導体領域の少なくとも側面にチャネルが形成される電界効果型トランジスタであって、 該第1絶縁膜は、所定条件でのエッチングに対して、少なくとも該第1絶縁膜の最下層よりもエッチングレートが低い材料からなるエッチストッパ層上に設けられていることを特徴とする電界効果型トランジスタ。

IPC (1件)：

H01L 29/786

FI (3件)：

H01L29/78 618C ,  H01L29/78 626C ,  H01L29/78 617T

Fターム (42件)：

5F110AA02 ,  5F110AA06 ,  5F110CC10 ,  5F110DD03 ,  5F110DD04 ,  5F110DD05 ,  5F110DD12 ,  5F110DD13 ,  5F110DD14 ,  5F110DD15 ,  5F110DD17 ,  5F110EE02 ,  5F110EE05 ,  5F110EE09 ,  5F110EE14 ,  5F110EE22 ,  5F110EE30 ,  5F110EE32 ,  5F110EE42 ,  5F110FF01 ,  5F110FF02 ,  5F110FF03 ,  5F110FF23 ,  5F110FF29 ,  5F110GG01 ,  5F110GG02 ,  5F110GG12 ,  5F110GG22 ,  5F110GG30 ,  5F110GG36 ,  5F110GG52 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ13 ,  5F110HK05 ,  5F110HK34 ,  5F110HL02 ,  5F110NN02 ,  5F110NN23 ,  5F110QQ02 ,  5F110QQ11 ,  5F110QQ17