特許

J-GLOBAL ID：200903096205111541

半導体装置およびその製造方法

発明者： 武田 晃一 ,  野村 昌弘 ,  竹内 潔 ,  若林 整 ,  山上 滋春 ,  黄 俐昭 ,  寺島 浩一 ,  田中 克彦 ,  田中 聖康
出願人/特許権者： 日本電気株式会社
代理人 (3件)： 宮崎 昭夫 ,  石橋 政幸 ,  緒方 雅昭
公報種別：再公表公報
出願番号（国際出願番号）：JP2005009570
公開番号（公開出願番号）：WO2005-119763
出願日： 2005年05月25日
公開日（公表日）： 2005年12月15日
要約：

一対の駆動トランジスタと一対の負荷トランジスタと一対のアクセストランジスタを備えたSRAMセル単位を有する半導体装置であって、前記トランジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けられた一対のソース/ドレイン領域を有し、前記駆動トランジスタはそれぞれ、前記負荷トランジスタ及び前記アクセストランジスタの少なくとも一方の各トランジスタのチャネル幅より広いチャネル幅を有する半導体装置。

請求項（抜粋）：

一対の第1及び第2駆動トランジスタと一対の第1及び第2負荷トランジスタと一対の第1及び第2アクセストランジスタを備えたSRAMセル単位を有する半導体装置であって、 前記トランジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けられた一対のソース/ドレイン領域を有し、 前記第1及び第2駆動トランジスタはそれぞれ、前記負荷トランジスタ及び前記アクセストランジスタの少なくとも一方の各トランジスタのチャネル幅より広いチャネル幅を有することを特徴とする半導体装置。

IPC (2件)：

H01L 21/824 ,  H01L 27/11

FI (1件)：

H01L27/10 381

Fターム (23件)：

5F083BS02 ,  5F083BS05 ,  5F083BS14 ,  5F083BS17 ,  5F083BS26 ,  5F083BS27 ,  5F083HA02 ,  5F083HA10 ,  5F083JA02 ,  5F083JA05 ,  5F083JA06 ,  5F083JA35 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083LA01 ,  5F083LA21 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083PR05 ,  5F083PR37 ,  5F083PR39