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J-GLOBAL ID：201002292053735863   整理番号：10A0454259

半導体プロセスを支える製造・試験装置と材料 hp32/22nmノードに向けたFEOLの技術動向

著者 (1件)： 若林整 (ソニー)
資料名： 電子材料  (Electronic Parts and Materials)
巻： 49  号： 5  ページ： 18-21  発行年： 2010年05月01日 
JST資料番号： F0040A  ISSN： 0387-0774  資料種別： 逐次刊行物 (A)
記事区分： 解説  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 32/22nmノードに向けたFEOL(トランジスタ工程)技術の動向について,コスト低減と性能向上の観点から紹介した。コスト低減には,まず微細化によるチップサイズの削減が効果的である。次に,トランジスタ特性バラツキの低減による歩留り向上が重要である。トランジスタ特性バラツキを低減するため,電気的ゲート絶縁膜厚を薄膜化できる金属/高誘電率膜ゲート積層構造の使用が検討されている。次に性能向上技術として,その工程においてチャンネルの歪みを顕著に増大でき,高移動度を実現できるReplacement-gate, Damascene-gate,Gate-last技術について述べ,最後に性能ベンチマークによりその優位性を明らかにした。

シソーラス用語： *半導体プロセス ,  酸化膜 ,  *絶縁膜 ,  *膜厚 ,  *原価低減 ,  積層構造 ,  消費電力 ,  MISFET ,  オン抵抗 ,  キャリア密度 ,  ゲート絶縁膜 ,  化成皮膜 ,  *減少 ,  *変化

分類 (1件)： 固体デバイス材料  (NC03020K)

タイトルに関連する用語 (5件)： 半導体プロセス ,  試験装置 ,  ノード ,  FEOL ,  技術動向