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J-GLOBAL ID：201502206940068816   整理番号：15A0817010

近閾値回路最適化に対する対数正規分布モデルを利用した統計的タイミングモデル化

Statistical Timing Modeling Based on a Lognormal Distribution Model for Near-Threshold Circuit Optimization

著者 (3件)： SHIOMI Jun (Dep. of Communications and Computer Engineering, Kyoto Univ.) ,  ISHIHARA Tohru (Dep. of Communications and Computer Engineering, Kyoto Univ.) ,  ONODERA Hidetoshi (Dep. of Communications and Computer Engineering, Kyoto Univ.)
資料名： IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Web)  (IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Web))
巻： E98.A  号： 7  ページ： 1455-1466 (J-STAGE)  発行年： 2015年 
JST資料番号： U0466A  ISSN： 1745-1337  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 近閾値コンピューティングは,マイクロプロセッサの高度にエネルギー効率の良い高性能計算を実現可能とする最有望ソリューションの一つとして登場した。本論文は,経路遅延分布が対数正規分布として近似可能な近閾値電圧コンピューティングに対する,アーキテクチャレベル統計的静的タイミング解析(SSTA)モデルを提案する。最初に,高性能高エネルギー効率近閾値コンピューティングに対するアーキテクチャ設計戦略の考察を支援する,幾つかの重要定理を証明する。それに続き,商用28nmプロセステクノロジーモデルを利用したモンテカルロシミュレーションによる数値実験を示し,定理の示す特性が実用的な近閾値論理回路に対し成立することを実証する。(翻訳著者抄録)

シソーラス用語： 電圧 ,  論理回路 ,  *マイクロプロセッサ ,  対数正規分布 ,  数値計算 ,  エネルギー効率 ,  *計算機アーキテクチャ ,  *タイミング解析 ,  モデリング ,  解析モデル ,  定理 ,  半導体プロセス ,  計算機シミュレーション ,  実証実験 ,  CAD【計算機】 ,  最適化 ,  エネルギー最適化 ,  マイクロアーキテクチャ ,  モンテカルロシミュレーション ,  数値実験 ,  統計的モデリング ,  *統計的静的タイミング解析 ,  *閾値電圧 ,  計算機利用 ,  利用 ,  改変
準シソーラス用語： 高性能計算 ,  *省電力コンピューティング

分類 (2件)： 汎用演算制御装置  (JC04020N) ,  CAD,CAM  (JE10000A)

引用文献 (15件)：

• [1] J. Shiomi, T. Ishihara, and H. Onodera, “Microarchitectural-level statistical timing models for near-threshold circuit design,” The 20th Asia and South Pacific Design Automation Conference, pp.87-93, Jan. 2015.
• [2] S. Jain, S. Khare, S. Yada, V. Ambili, P. Salihundam, S. Ramani, S. Muthukumar, M. Srinivasan, A. Kumar, S.K. Gb, R. Ramanarayanan, V. Erraguntla, J. Howard, S. Vangal, S. Dighe, G. Ruhl, P. Aseron, H. Wilson, N. Borkar, V. De, and S. Borkar, “A 280mV-to-1.2V Wide-Operating-Range IA-32 Processor in 32nm CMOS,” IEEE International Solid-State Circuits Conference, pp.66-68, Feb. 2012.
• [3] S. Keller, D.M. Harris, and A.J. Martin, “A compact transregional model for digital CMOS circuits operating near threshold,” IEEE Trans. VLSI Syst., vol.22, no.10, pp.2041-2053, Oct. 2014.
• [4] K.A. Bowman, S.G. Duvall, and J.D. Meindl, “Impact of die-to-die and within-die parameter fluctuations on the maximum clock frequency distribution for gigascale integration,” IEEE J. Solid-State Circuits, vol.37, no.2, pp.183-190, Feb. 2002.
• [5] D. Marculescu and E. Talpes, “Energy Awareness and Uncertainty in Microarchitecture-Level Design,” IEEE Micro, vol.25, no.5, pp.64-76, Sept. 2005.

タイトルに関連する用語 (6件)： 閾値 ,  回路最適化 ,  対数正規分布 ,  モデル ,  統計 ,  モデル化