研究者

J-GLOBAL ID：201901011596288860 更新日: 2024年05月02日

瀬戸謙修

Seto Kenshu

所属機関・部署：

研究分野 (1件)：計算機システム

競争的資金等の研究課題 (5件)：

2024 - 2027 高位合成を用いた融合型ニューラルネットワークアクセラレータの自動生成
2019 - 2022 メモリサイズ削減を目指した融合型ニューラルネットワークアクセラレータの開発
2016 - 2020 高位合成による集積回路設計におけるメモリアクセス自動最適化に関する研究
2012 - 2014 マルチプロセッサSoC向けカスタム命令自動生成技術
2009 - 2012 革新的ゲルマニウム光電子融合素子の実証とそのシミュレーション技術開発

論文 (30件)：

Kenshu Seto. A survey on system-level design of neural network accelerators. Journal of Integrated Circuits and Systems. 2021. 16. 2
Kenshu Seto. Scalar replacement in the presence of multiple write accesses for accelerator design with high-level synthesis. DATE 2021. 2021
Kenshu Seto. Shift register initialization in scalar replacement for reducing code size. IPSJ Transactions on System LSI Design Methodology. 2020. 13. 2-9
Kenshu Seto, Hamid Nejatollahi, Jiyoung An, Sujin Kang, Nikil Dutt. Small Memory Footprint Neural Network Accelerators. Proceedings - International Symposium on Quality Electronic Design, ISQED. 2019. 2019-March. 253-258
Kenshu Seto. Scalar replacement with circular buffers. IPSJ Transactions on System LSI Design Methodology. 2019. 12. 13-21

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MISC (31件)：

Taiki Iwao, Kenshu Seto, Masahiro Iida. Evaluation of Node Cover Count in Technology Mapping for LUT-Based FPGAs. 2023
進藤佑司, 瀬戸謙修, 傘昊. 非2進展開に基づくAD変換器のデジタル回路部面積削減手法. 電気学会論文誌. C. 2019. 139. 1. 76-82
進藤佑司, 瀬戸謙修, 傘昊. β展開に基づくAD変換器のルックアップテーブル除去によるデジタル回路部の面積削減 (ディペンダブルコンピューティング) -- (デザインガイア2017 : VLSI設計の新しい大地). 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報. 2017. 117. 274. 101-104
進藤佑司, 瀬戸謙修, 傘昊. β展開に基づくAD変換器のルックアップテーブル除去によるデジタル回路部の面積削減 (VLSI設計技術) -- (デザインガイア2017 : VLSI設計の新しい大地). 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報. 2017. 117. 273. 101-104
石川大輔, 瀬戸謙修. 高位合成によるアクセラレータ設計を対象としたサイクル数削減およびバッファサイズ最小化のためのデータ転送最適化手法 (VLSI設計技術) -- (デザインガイア2016 : VLSI設計の新しい大地). 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報. 2016. 116. 330. 147-152

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