組合せ論理回路のテスト生成のための列挙アルゴリズム

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文献

J-GLOBAL ID：200902060796005321 整理番号：81A0238125

組合せ論理回路のテスト生成のための列挙アルゴリズム

An implicit enumeration algorithm to generate tests for combinational logic circuits.

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著者 (1件)：
資料名：
巻： 30 号： 3 ページ： 215-222 発行年： 1981年03月
JST資料番号： C0233A ISSN： 0018-9340 CODEN： ICTOB4 資料種別：逐次刊行物 (A)
記事区分：原著論文発行国：アメリカ合衆国 (USA) 言語：英語 (EN)

D-アルゴリズム(DALG)が,誤り訂正と変換(ECAT)関...

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論理回路 , 計算理論

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