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J-GLOBAL ID：200902068758154381   整理番号：91A0688036

マッチライン・テストアーキテクチャを結合した45ns 64Mb DRAM

A 45ns 64Mb DRAM with a Merged Match-line Test Architecture.

著者 (9件)： MORI S (Mitsubishi Electric Corp., Itami, JPN) ,  MIYAMOTO H (Mitsubishi Electric Corp., Itami, JPN) ,  MOROOKA Y (Mitsubishi Electric Corp., Itami, JPN) ,  KIKUDA S (Mitsubishi Electric Corp., Itami, JPN) ,  SUWA M (Mitsubishi Electric Corp., Itami, JPN) ,  KINOSHITA M (Mitsubishi Electric Corp., Itami, JPN) ,  HACHISUKA A (Mitsubishi Electric Corp., Itami, JPN) ,  ARIMA H (Mitsubishi Electric Corp., Itami, JPN) ,  KAYANO S (Mitsubishi Electric Corp., Itami, JPN)
資料名： Digest of Technical Papers. IEEE International Solid-State Circuits Conference  (Digest of Technical Papers. IEEE International Solid-State Circuits Conference)
巻： 34  ページ： 110-111  発行年： 1991年02月 
JST資料番号： D0753A  ISSN： 0193-6530  資料種別： 会議録 (C)
記事区分： 短報  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 現在利用可能な0.4μm CMOSリソグラフィーを用いて3...

シソーラス用語： DRAM ,...

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分類 (2件)： 半導体集積回路  (NC03162T) ,  記憶装置  (JC04060F)

タイトルに関連する用語 (1件)： DRAM