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J-GLOBAL ID：200902075285896519   整理番号：91A0007912

記号モデルチェックを使った順序回路の検証

Sequential circuit verification using symbolic model checking.

著者 (4件)： BURCH J R (Carnegie Mellon Univ.) ,  CLARKE E M (Carnegie Mellon Univ.) ,  MCMILLAN K L (Carnegie Mellon Univ.) ,  DILL D L (Stanford Univ.)
資料名： Proceedings of the Design Automation Conference  (Proceedings of the Design Automation Conference)
巻： 27th  ページ： 46-51  発行年： 1990年 
JST資料番号： D0553A  ISSN： 0738-100X  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 時相論理モデル検証アルゴリズムを二分決定図を用いて,状態グラ...

シソーラス用語： 順序回路 ,...

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分類 (1件)： 論理回路  (NC05070B)

タイトルに関連する用語 (5件)： 記号 ,  モデル ,  チェック ,  順序回路 ,  検証