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J-GLOBAL ID：200902100483027938   整理番号：02A0326545

ナノスケールCMOSのためのスペーサパターニング技術

A Spacer Patterning Technology for Nanoscale CMOS.

著者 (3件)： CHOI Y-K (Univ. California, CA, USA) ,  KING T-J (Univ. California, CA, USA) ,  HU C (Univ. California, CA, USA)
資料名： IEEE Transactions on Electron Devices  (IEEE Transactions on Electron Devices)
巻： 49  号： 3  ページ： 436-441  発行年： 2002年03月 
JST資料番号： C0222A  ISSN： 0018-9383  CODEN： IETDAI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： スペーサパターニング技術は,通常のリソグラフィー技術の限界を...

シソーラス用語： *MOSFET ,...
準シソーラス用語： スペーサパターニング ,...

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分類 (2件)： トランジスタ  (NC03070N) ,  固体デバイス製造技術一般  (NC03030V)

タイトルに関連する用語 (2件)： ナノスケール ,  CMOS