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J-GLOBAL ID：200902104224031469   整理番号：94A0593117

LUT(ルックアップテーブル)に基づくFPGAテクノロジーマッピングにおける面積/深さのトレードオフ

On Area/Depth Trade-Off in LUT-Based FPGA Technology Mapping.

著者 (2件)： CONG J (Univ. California, CA, USA) ,  DING Y (Univ. California, CA, USA)
資料名： IEEE Transactions on Very Large Scale Integration (VLSI) Systems  (IEEE Transactions on Very Large Scale Integration (VLSI) Systems)
巻： 2  号： 2  ページ： 137-148  発行年： 1994年06月 
JST資料番号： W0516A  ISSN： 1063-8210  CODEN： ITCOB4  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 深さの最適化マッピング解から出発し深さ緩和操作と面積最小化マ...

シソーラス用語： ゲートアレイ ,...

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分類 (1件)： 集積回路一般  (NC03161C)

タイトルに関連する用語 (6件)： LUT ,  ルックアップテーブル ,  FPGA ,  テクノロジーマッピング ,  面積 ,  トレードオフ