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J-GLOBAL ID：200902117355061082   整理番号：96A1007583

A High-Speed Low-Power 0.3μm CMOS Gate Array with Variable Threshold Voltage(VT) Scheme.

著者 (9件)： KURODA T (Toshiba Corp., Kawasaki, JPN) ,  FUJITA T (Toshiba Corp., Kawasaki, JPN) ,  NAGAMATU T (Toshiba Corp., Kawasaki, JPN) ,  YOSHIOKA S (Toshiba Corp., Kawasaki, JPN) ,  SEI T (Toshiba Corp., Kawasaki, JPN) ,  MATSUO K (Toshiba Corp., Kawasaki, JPN) ,  HAMURA Y (Toshiba Corp., Kawasaki, JPN) ,  MORI T (Toshiba Corp., Kawasaki, JPN) ,  SAKURAI T (Toshiba Corp., Kawasaki, JPN)
資料名： Proceedings of the IEEE Custom Integrated Circuits Conference  (Proceedings of the IEEE Custom Integrated Circuits Conference)
巻： 1996  ページ： 53-56  発行年： 1996年 
JST資料番号： H0843A  ISSN： 0886-5930  資料種別： 会議録 (C)
発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

タイトルに関連する用語 (3件)： CMOS ,  VT ,  Scheme