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J-GLOBAL ID：200902120115026736   整理番号：97A0296323

サブミクロンCMOS技術のための耐アップセットメモリ設計

Upset Hardened Memory Design for Submicron CMOS Technology.

著者 (3件)： CALIN T (TIMA/INPG Lab, FRA) ,  NICOLAIDIS M (TIMA/INPG Lab, FRA) ,  VELAZCO R (LSR/IMAG Lab., FRA)
資料名： IEEE Transactions on Nuclear Science  (IEEE Transactions on Nuclear Science)
巻： 43  号： 6 Pt 1  ページ： 2874-2878  発行年： 1996年12月 
JST資料番号： C0235A  ISSN： 0018-9499  CODEN： IETNAE  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 放射線誘起シングルイベントアップセットに不感な記憶素子のため...

シソーラス用語： 記憶素子 ,...

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分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (4件)： サブ ,  CMOS技術 ,  アップセット ,  設計