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J-GLOBAL ID：200902125307118148   整理番号：01A0492579

マルチスレッドプロセッサにおけるメモリアクセスレイテンシ隠蔽の一手法

A technique of hiding memory access latency for Multi-threading Processor.

著者 (4件)： 松崎隆哲 (九大 大学院システム情報科学府) ,  富安洋史 (九大 大学院システム情報科学研究院) ,  大庭直行 (九大 大学院システム情報科学研究院) ,  雨宮真人 (九大 大学院システム情報科学研究院)
資料名： 情報処理学会研究報告  (IPSJ SIG Technical Reports)
巻： 2001  号： 22-(ARC-142 HPC-85)  ページ： 67-72  発行年： 2001年03月08日 
JST資料番号： Z0031B  ISSN： 0919-6072  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： マルチスレッドプロセッサにおけるメモリアクセスレイテンシの隠...

シソーラス用語： *マルチスレッド ,...

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分類 (1件)： 専用演算制御装置  (JC04030Y)

引用文献 (11件)：

• 松崎隆哲. 高バンド幅内部バス構造のオンチップメモリを持つFUCEプロセッサ. 情処研報. 2000, 2000, 93, 7-12
• 松崎隆哲. 通信と処理との融合を行うFUCEプロセッサの提案. 信学技報. 2000, 100, 249, 1-7
• AMAMIYA, M. An architecture of fusing communication and execution for global distributed processing. SSGRR2000 Computer and Busines Conference, 8 2000. 2000
• 日下部茂. 並列分散オペレーティングシステム CEFOS (Communication-Execution Fusion OS). 信学技報. 1999, 99, 251, 25-32
• 谷口秀夫. CEFOSオペレーティングシステムのスレッド管理機構. 情処研報. 2000, 2000, 21, 7-12

タイトルに関連する用語 (2件)： 隠蔽 ,  手法