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J-GLOBAL ID：200902126963285774   整理番号：01A0349263

DRAM/ロジック混載LSI向け高性能/低消費電力キャッシュ・アーキテクチャ

High-performance/Low-power Cache Architectures for Merged DRAM/Logic LSIs.

著者 (4件)： 井上弘士 (九大 大学院システム情報科学研究科) ,  石原亨 (東大 大規模集積システム設計教育研セ) ,  甲斐康司 (九州システム情報技術研) ,  村上和彰 (九大 大学院システム情報科学研究院)
資料名： 情報処理学会論文誌  (IPSJ Journal)
巻： 42  号： 3  ページ： 419-431  発行年： 2001年03月15日 
JST資料番号： Z0778A  ISSN： 0387-5806  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： DRAMとロジックの混載は,21世紀のSOC(System-...

シソーラス用語： *計算機アーキテクチャ ,...

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分類 (2件)： ディジタル計算機方式一般  (JC02010O) ,  CAD,CAM  (JE10000A)

引用文献 (18件)：

• BAHAR, R. I. Power and Performance Tradeoffs using Various Caching Strategies. Proc. 1998 International Symposium on Low Power Electronics and Design. 1998, 64-69
• ZHANG, C. Two Fast and High-Associativity Caches Schemes. IEEE Micro. 1998, 17, 5, 40-49
• FROMM, R. The Energy Efficiency of IRAM Architectures. Proc. 24th Annual International Symposium on Computer Architecture. 1997, 327-337
• HASEGAWA, A. SH3: High Code Density,Low Power. IEEE Micro. 1995, 11-19
• INOUE, K. A High-Perfoermance and Low-Power Cache Architecture with Speculative Way-Selection. IEICE Trans. Electronics. 2000, E83-C, 2, 186-194

タイトルに関連する用語 (7件)： DRAM ,  ロジック ,  LSI ,  高性能 ,  低消費電力 ,  キャッシュ ,  アーキテクチャ