文献

J-GLOBAL ID：200902128042811570   整理番号：95A0523031

多層ピッチ配線特性のモデル化と実験比較

A New Characterization of Sub-μm Parallel Multilevel Interconnects and its Experimental Verification.

著者 (6件)： 青山仁子 (日立 デバイス開セ) ,  井瀬潔 (日立) ,  常野克己 (日立 デバイス開セ) ,  佐藤久子 (日立 デバイス開セ) ,  中村高秀 (日立 デバイス開セ) ,  増田弘生 (日立 デバイス開セ)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 95  号： 66(SDM95 19-31)  ページ： 35-41  発行年： 1995年05月24日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： VLSIの性能(スピード)は将来的には微細配線ピッチ化が進む...

シソーラス用語： 超LSI ,...

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分類 (1件)： 集積回路一般  (NC03161C)

引用文献 (3件)：

• SAKURAI, T. Simple Formulas for Two- and Three-Dimensional. IEEE TRANSACTIONS ON ELECTRON DEVICES. 1983, ED-30, 2, 183-185
• CHERN, Jue-Hsien. Multilevel Metal Capacitance Models For CAD Design Synthesis Systems. IEEE ELECTRON DEVICES LETTERS. 1992, 13, 1, 32-34
• 市川. VLSI配線容量のシミュレーションと評価. 信学技報. 1993, ED93-81, 45-51

タイトルに関連する用語 (4件)： 多層 ,  ピッチ ,  モデル化 ,  実験