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J-GLOBAL ID：200902128629122069   整理番号：01A0452522

システムLSIの設計技術と設計自動化 最小テスト集合でテスト可能な加算器について

Design Technologies and Design Automation of Electronic Systems. On the Adders with Minimum Tests.

著者 (2件)： 梶原誠司 (九州工大 情報工) ,  笹尾勤 (九州工大 情報工)
資料名： 情報処理学会論文誌  (IPSJ Journal)
巻： 42  号： 4  ページ： 1045-1053  発行年： 2001年04月15日 
JST資料番号： Z0778A  ISSN： 0387-5806  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 順次桁上げ方式と桁上げ先見方式による2種類の加算器に関し,単...

シソーラス用語： *加算器 ,...

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分類 (3件)： CAD,CAM  (JE10000A) ,  固体デバイス計測・試験・信頼性  (NC03040G) ,  論理回路  (NC05070B)

引用文献 (17件)：

• AKERS, S. B. On the Application of Test Counting to VLSI Testing. Technical Report, No. CR-85-12. 1985
• BATEK, M. J. Test-set Preserving Logic Transformations. Proc. 29th ACM/IEEE Design Automation Conference. 1992, 454-458
• BECKER, B. Efficient Testing of Optimal Time Adders. IEEE Trans. Comput. 1988, 37, 9, 1113-1121
• BECKER, B. On the Generation of Area-time Optimal Testable Adders. IEEE Trans. Comput. - Aided Des. Integr. Circuits Syst. 1995, 14, 9, 1049-1066
• BECKER, B. A Fast Optimal Robust Path Delay Fault Testable Adder. European Design and Test Conference ED&TC 96. 1996, 491-498

タイトルに関連する用語 (6件)： システムLSI ,  設計 ,  設計自動化 ,  テスト ,  集合 ,  加算器