文献
J-GLOBAL ID：200902133411106561 整理番号：01A0982727
多段NAND論理回路の生成
An algorithm generating multi-level NAND logic circuits.
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著者 (2件)：
宮腰隆
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松田秀雄
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資料名：
電気学会論文誌 A (IEEJ Transactions on Fundamentals and Materials)
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巻：
121-A
号：
10
ページ：
962-963
発行年：
2001年10月01日
JST資料番号：
S0808A
ISSN：
0385-4205
資料種別：
逐次刊行物 (A)
記事区分：
短報
発行国：
日本 (JPN)
言語：
日本語 (JA)
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(NC05070B)
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引用文献 (3件)：
松田秀雄. 多段NANDゲート回路の一設計法. 情報処理学会研究報告設計自動化. 1993, 39-46
堀井哲夫. NANDゲートによる論理回路のグラフィック表示. 平10北陸連大. 1998, 252
藤田昌宏. トランスダクション法に基づく多段論理回路簡単化機能をもつ論理合成システムとその評価. 情報処理学会論文誌. 1989, 30, 5, 613-623
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