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J-GLOBAL ID：200902143064785653   整理番号：99A0201814

FADDEEVAアルゴリズムに基づく滞在時間最小型カルマンフィルタのVLSIアーキテクチャ

VLSI Architecture of Kalman Filters with Minimum Latency Based on FADDEEVA Algorithm.

著者 (3件)： 恒川佳隆 (岩手大 工) ,  高橋強 (岩手県産業技短大) ,  三浦守 (岩手大 工)
資料名： 計測自動制御学会論文集  (Transactions of the Society of Instrument and Control Engineers)
巻： 34  号： 12  ページ： 1913-1921  発行年： 1998年12月 
JST資料番号： S0104A  ISSN： 0453-4654  CODEN： KJSRA  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： カルマンフィルタの適用に際して問題となる滞在時間を減少させる...

シソーラス用語： *Kalmanフィルタ ,...

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分類 (2件)： フィルタ一般  (NC04021I) ,  集積回路一般  (NC03161C)

引用文献 (12件)：

• 片山徹. 応用カルマンフィルタ
• 中山道雄. パソコンで解くカルマンフィルタ
• YEH, H. G. Systolic Array Design for Kalman Filters. IEEE Trans. Acoustics, Speech Signal Processing. 1988, ASSP-36-9, 1514-1517
• KUNG, S. Y. Systolic Array Design for Kalman Filtering. IEEE Trans. Signal Processing. 1991, SP-39-1, 171-182
• IWAMI, K. VLSI Systolic Array for SRIF Digital Signal Processing Algorithm. IEICE Trans. Fundamentals. 1994, E77-A-9, 1475-1483

タイトルに関連する用語 (4件)： アルゴリズム ,  滞在時間 ,  カルマンフィルタ ,  VLSIアーキテクチャ