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J-GLOBAL ID：200902145823219970   整理番号：99A0240110

テスト実行時のスキャン回路と組合せ回路の電力消費を最小化する技術

Techniques for Minimizing Power Dissipation in Scan and Combinational Circuits During Test Application.

著者 (4件)： DABHOLKAR V (Silicon Automation System, IND) ,  CHAKRAVARTY S (Intel Corp., CA, USA) ,  POMERANZ I (Univ. Iowa, IA, USA) ,  REDDY S (Univ. Iowa, IA, USA)
資料名： IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems  (IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems)
巻： 17  号： 12  ページ： 1325-1333  発行年： 1998年12月 
JST資料番号： B0142C  ISSN： 0278-0070  CODEN： ITCSDI  資料種別： 逐次刊行物 (A)
記事区分： 短報  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： テスト実行時には通常動作時より多くの電力を消費する場合がある...

シソーラス用語： *LSI【IC】 ,...
準シソーラス用語： スキャン設計

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分類 (2件)： 論理回路  (NC05070B) ,  固体デバイス計測・試験・信頼性  (NC03040G)

タイトルに関連する用語 (5件)： テスト ,  スキャン ,  組合せ回路 ,  電力消費 ,  最小化