知能ブロックと特注ロジックを検査するための統一的方法

文献

J-GLOBAL ID：200902148319824080 整理番号：97A0205189

A unifying methodology for intellectual property and custom logic testing.

出版者サイト複写サービスで全文入手 {{ this.onShowCLink("http://jdream3.com/copy/?sid=JGLOBAL&noSystem=1&documentNoArray=97A0205189&COPY=1") }}
高度な検索・分析はJDreamⅢで {{ this.onShowJLink("http://jdream3.com/lp/jglobal/index.html?docNo=97A0205189&from=J-GLOBAL&jstjournalNo=E0211B") }}

著者 (3件)： , ,
資料名：
巻： 1996 ページ： 639-648 発行年： 1996年
JST資料番号： E0211B ISSN： 1089-3539 資料種別：会議録 (C)
記事区分：短報発行国：アメリカ合衆国 (USA) 言語：英語 (EN)

大形のLSIにはロジック本体の一部にその特性をチェックするた...

,...

続きはJDreamIII（有料）にて {{ this.onShowAbsJLink("http://jdream3.com/lp/jglobal/index.html?docNo=97A0205189&from=J-GLOBAL&jstjournalNo=E0211B") }}

固体デバイス計測・試験・信頼性 , 集積回路一般

, , ,

前のページに戻る