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J-GLOBAL ID：200902151557132643   整理番号：00A0479497

小規模回路で実現可能なニューラルネットワークのハードウェア化手法

An Architecture of a Small-Scale Digital Neuro-hardware.

著者 (3件)： 川島毅 (デンソー) ,  石黒章夫 (名古屋大) ,  大熊繁 (名古屋大)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 99  号： 613(NC99 87-92)  ページ： 23-28  発行年： 2000年02月04日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 本稿では,小規模回路で実現可能なニューラルネットワークのハー...

シソーラス用語： *ニューロコンピュータ ,...
準シソーラス用語： パルスニューロン

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分類 (3件)： ニューロコンピュータ  (JC06010Q) ,  演算方式  (JC02020Z) ,  半導体集積回路  (NC03162T)

引用文献 (6件)：

• JOE, K. Construction of a large-scale neural network, simulation of handwritten Japanese character recognition on the NCUBE. Concurrency : Practice and Experience. 1990, 2, 2, 79-107
• TANK, D. W. Simple Neural Optimization Networks : An A/D Converter, Signal Decision Circuit, and a Linear Programming Circuit. IEEE Trans. Circuit & Syst. 1986, CAS-33, 5, 533-541
• 甘利俊一. ニューラルネットの新展開. 1993
• EGUCHI, H. Neural network LSI chip with on-chip learning. proceedings of IJCNN'91. 1991, 1, 453-456
• YASUNAGA, M. A wefer scale integration neural network utilizing completely digital circuits. proceedings of IJCNN'89. 1989, 2, 213-217

タイトルに関連する用語 (3件)： ニューラルネットワーク ,  ハードウェア化 ,  手法