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J-GLOBAL ID：200902153652054393   整理番号：96A0111838

1V高速MTCMOS回路体系の電力節約への適用

A 1-V high-speed MTCMOS circuit scheme for power-down applications.

著者 (4件)： SHIGEMATSU S (NTT LSI Lab., Atsugi-shi, JPN) ,  MUTOH S (NTT LSI Lab., Atsugi-shi, JPN) ,  MATSUYA Y (NTT LSI Lab., Atsugi-shi, JPN) ,  YAMADA J (NTT LSI Lab., Atsugi-shi, JPN)
資料名： Digest of Technical Papers. Symposium on VLSI Circuits  (Digest of Technical Papers. Symposium on VLSI Circuits)
巻： 1995  ページ： 125-126  発行年： 1995年 
JST資料番号： W0767A  ISSN： 2158-5601  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 標題の回路概念は電力が供給されない電源ダウン期間データを保持...

シソーラス用語： レジスタ ,...
準シソーラス用語： Dフリップフロップ ,...

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分類 (1件)： 集積回路一般  (NC03161C)

タイトルに関連する用語 (2件)： 体系 ,  節約