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J-GLOBAL ID：200902173849033054   整理番号：02A0565745

パイプラインステージごとの最適論理深さは6から8のFO4インバータ遅延

The Optimal Logic Depth Per Pipeline Stage is 6 to 8 FO4 Inverter Delays.

著者 (6件)： HRISHIKESH M S (Univ. Texas at Austin) ,  JOUPPI N P (Compaq Computer Corp.) ,  FARKAS K I (Compaq Computer Corp.) ,  BURGER D (Univ. Texas at Austin) ,  KECKLER S W (Univ. Texas at Austin) ,  SHIVAKUMAR P (Univ. Texas at Austin)
資料名： Proceedings. Annual International Symposium on Computer Architecture  (Proceedings. Annual International Symposium on Computer Architecture)
巻： 29th  ページ： 14-24  発行年： 2002年 
JST資料番号： C0446B  ISSN： 1063-6897  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 微細化技術とパイプラインの深化によりマイクロプロセッサのクロ...

シソーラス用語： *パイプライン処理 ,...
準シソーラス用語： インバータ遅延 ,...

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分類 (2件)： 制御方式  (JC02030K) ,  計算機システム開発  (JD02010R)

タイトルに関連する用語 (5件)： パイプライン ,  ステージ ,  論理 ,  インバータ ,  遅延