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J-GLOBAL ID：200902175120755230   整理番号：02A0580007

PLL出力における50%デューティ補償回路

A 50% Duty-Cycle Correction Circuit for PLL Output.

著者 (2件)： 小川徹 (大阪大 大学院工学研究科) ,  谷口研二 (大阪大 大学院工学研究科)
資料名： 電子情報通信学会論文誌 C  (IEICE Transactions on Electronics (Japanese Edition))
巻： J85-C  号： 7  ページ： 557-563  発行年： 2002年07月01日 
JST資料番号： S0623C  ISSN： 1345-2827  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： MOSデバイスの微細化によるデバイスばらつきの増加と動作速度...

シソーラス用語： *位相同期ループ ,...
準シソーラス用語： デューティ ,...

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分類 (1件)： その他の電子回路  (NC05090X)

引用文献 (8件)：

• YOUNG, I. A. A PLL clock generator with 5 to 110 MHz of lock range for mircroprocessors. IEEE J. Solid-State Circuits. 1992, 27, 11, 1599-1607
• RUSU, S. Clock generation and distribution for first IA-64 microprocessor. 2000 ISSCC Dig. Tech. Papers. 134-141
• MU, F. Pulsewidth control loop in high-speed CMOS clock buffers. IEEE J. Solid-State Circuits. 2000, 35, 2, 134-141
• MOON, Y. An all-analog multiphase delay-locked loop using replica delay line for wide-range operation and low-jitter performance. IEEE J. Solid-State Circuits. 2000, 35, 3, 377-384
• NAKAMURA, K. A CMOS 50% duty cycle repeater using complementary phase blending. Symp. VLSI Circuits Dig. Tech. Papers. 2000, 48-49

タイトルに関連する用語 (3件)： PLL ,  デューティ ,  補償回路