文献
J-GLOBAL ID：200902178513530647
整理番号：01A1064733
遅延間の相関を考慮した統計的静的タイミング解析アルゴリズム
VLSI Design and CAD Algorithms. An Algorithm for Statistical Static Timing Analysis Considering Correlations between Delays.
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著者 (3件)：
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資料名：
巻：
E84-A
号：
11
ページ：
2746-2754
発行年：
2001年11月01日
JST資料番号：
F0699C
ISSN：
0916-8508
資料種別：
逐次刊行物 (A)
記事区分：
原著論文
発行国：
日本 (JPN)
言語：
英語 (EN)
抄録/ポイント：
抄録/ポイント
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分類 (1件)：
分類
JSTが定めた文献の分類名称とコードです
集積回路一般
引用文献 (14件)：
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JYU, H. -F. Statistical timing analysis of combinatorial logic circuits. IEEE Trans. VLSI Systems. 1993, 1, 2, 126-137
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BERKELAAR, M. Statistical delay calculation, a linear time method. Proc. Int. Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU97). 1997, 15-24
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MATSUNAGA, H. Estimation of combinatorial circuit delays using the distribution of CMOS gate delays. Proc. DA Symp. '99. 1997, 77-82
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RUNG-BIN, J. A new statistical approach to timing analysis of VLSI circuits. Proc. 11th Int. Conf. on VLSI Design. 1997, 507-513
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JACOBS, E. Improving the Accuracy of Statistical Delay Calculation. Proc. Int. Workshop on Logic Synthesis. 2000, 297-301
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