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J-GLOBAL ID：200902199657864580   整理番号：93A0763411

CPU VLSIに適し桁上げ先見技術を用いた非回復型繰返しアーキテクチャを使用したBiCMOSダイナミック除算回路

A BiCMOS Dynamic Divider Circuit Using a Non-Restoring Iterative Architecture with Carry Look Ahead for CPU VLSI.

著者 (3件)： KUO J B (National Taiwan Univ., Taipei, TWN) ,  CHEN H P (National Taiwan Univ., Taipei, TWN) ,  HUANG H J (National Taiwan Univ., Taipei, TWN)
資料名： IEEE International Symposium on Circuits and Systems  (IEEE International Symposium on Circuits and Systems)
巻： 1993  号： Vol 3  ページ： 2027-2030  発行年： 1993年 
JST資料番号： A0757A  ISSN： 0271-4302  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： レーシングの生じない標記アレイ型除算器の構成と性能を示した。...

シソーラス用語： BiCMOS ,...
準シソーラス用語： ダイナミック論理回路

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分類 (1件)： ディジタル計算機ハードウェア一般  (JC04010C)

タイトルに関連する用語 (7件)： CPU ,  VLSI ,  桁 ,  回復 ,  アーキテクチャ ,  BiCMOS ,  除算回路