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J-GLOBAL ID：200902203955737318   整理番号：08A0452408

最新論理技術における変動の低減:ナノスケールCMOSの製造能力に対するプロセスと設計へのアプローチ

Reducing Variation in Advanced Logic Technologies: Approaches to Process and Design for Manufacturability of Nanoscale CMOS

著者 (1件)： KUHN Kelin J. (Intel Corp., OR, USA)
資料名： Technical Digest. International Electron Devices Meeting  (Technical Digest. International Electron Devices Meeting)
巻： 2007 Vol.1  ページ： 471-474  発行年： 2007年 
JST資料番号： C0829B  ISSN： 0163-1918  資料種別： 会議録 (C)
記事区分： 文献レビュー  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 先進技術がMooreの法則を追い続けるときいろいろな課題を克服する必要がある。これらの課題の最も重要なものの1つは変動の管理であり,将来の技術スケーリングにおいてますます重要な役割を演じることになる。本論文では,文献で立証された多数の変動効果の分類を記述し,ランダムドーパント変動によるMOSのしきい値電圧変化を45nmおよび65nm技術に対し研究,比較した。また,SRAMセルの整合や相互接続の変動についても検討し,設計およびプロセスの変化により緩和する方法を示した。最後に,リング発振器を変動評価用のツールとして用い,5nmおよび65nm製品のウエハ内およびチップ内でのしきい値電圧変化を測定した結果を示した。

シソーラス用語： *論理回路 ,  *変動 ,  減少 ,  規模 ,  *CMOS構造 ,  半導体プロセス ,  生産能力 ,  回路設計 ,  分類 ,  ドーパント ,  電圧 ,  閾値
準シソーラス用語： CMOS工程 ,  しきい値電圧 ,  ナノスケール ,  *製造能力 ,  *低減

分類 (2件)： 固体デバイス計測・試験・信頼性  (NC03040G) ,  トランジスタ  (NC03070N)

タイトルに関連する用語 (6件)： 論理 ,  ナノスケール ,  CMOS ,  製造能力 ,  プロセス ,  設計