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J-GLOBAL ID：200902208742758259   整理番号：03A0325895

複数ゲート幅の配線スイッチの混在によるFPGAの動作速度向上

FPGA Speed Improvement mixing Multiple Gate Width Routing Switches

著者 (2件)： 松本洋平 (岡山大 大学院自然科学研究科) ,  正木亮 (岡山大 工)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 102  号： 685(ICD2002 211-219)  ページ： 43-48  発行年： 2003年03月06日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： FPGAはASICに比較して低速で,集積可能な論理規模が小さ...

シソーラス用語： *FPGA ,...
準シソーラス用語： Elmore遅延 ,...

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分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (3件)： ゲート幅 ,  FPGA ,  動作速度