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J-GLOBAL ID：200902213842928643   整理番号：08A0187725

超高密度フラッシュメモリのための孔あけ・詰め込みプロセスによるBit Cost Scalable技術

Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory

著者 (13件)： TANAKA H. (TOSHIBA Corp.) ,  KIDO M. (TOSHIBA Corp.) ,  YAHASHI K. (TOSHIBA Corp.) ,  OOMURA M. (TOSHIBA Corp.) ,  KATSUMATA R. (TOSHIBA Corp.) ,  KITO M. (TOSHIBA Corp.) ,  FUKUZUMI Y. (TOSHIBA Corp.) ,  SATO M. (TOSHIBA Corp.) ,  NAGATA Y. (Toshiba Information Systems (Japan) Corp., Kanagawa, JPN) ,  MATSUOKA Y. (TOSHIBA Corp.) ,  IWATA Y. (TOSHIBA Corp.) ,  AOCHI H. (TOSHIBA Corp.) ,  NITAYAMA A. (TOSHIBA Corp.)
資料名： Digest of Technical Papers. Symposium on VLSI Technology  (Digest of Technical Papers. Symposium on VLSI Technology)
巻： 2007  ページ： 12-13  発行年： 2007年 
JST資料番号： A0035B  ISSN： 0743-1562  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： マルチスタックメモリアレイを実現するBit-Cost Scalable(BiCS)技術を提案した。限界リソグラフィーを必要とするステップ数は変わらないので,スタック層数の増加に関係なくビットコストは低減する。この技術では,電極プレートのスタック全体が別の電極材料によって縦に貫通され詰められる。SONOS型フラッシュ技術をうまく適用して,BiCSフラッシュメモリを達成した。セルアレイのコンセプト,作製プロセス,および主要な特性を提示し,この技術が超高密度メモリ用に有望であると確証した。

シソーラス用語： *フラッシュメモリ ,  素子構造 ,  原価低減 ,  記憶素子 ,  ビット ,  LSI【IC】 ,  縦方向 ,  アレイ回路 ,  スケーリング【計数】 ,  FET【トランジスタ】
準シソーラス用語： SONOS構造 ,  ゲートスタック ,  コストリダクション ,  セルアレイ ,  メモリセル ,  高密度集積回路

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： 高密度 ,  フラッシュメモリ ,  孔あけ ,  プロセス ,  BIT